154 RISCV-MCU/e203_hbirdv2

The Ultra-Low Power RISC-V Core

3 lvzhengde/any-point-dft

Algorithm and VLSI implementation of any point DFT/FFT-Matlab/C/Verilog

2 wenqzheng/pp4fpgas-cn

517 unicornx/riscv-operating-system-mooc

开放课程《循序渐进，学习开发一个 RISC-V 上的操作系统》配套教材代码仓库。 mirror to https://github.com/plctlab/riscv-operating-system-mooc

35 华中科技大学操作系统团队/fpga-pynq

在pynq-z1上实现RISC-V处理器Rocket-Chip，并在其上添加各种外设。

9 Dr.W.X/FPGA-JPEG-LS-encoder

基于FPGA的JPEG-LS编码器，可实现高压缩率的无损/近无损图像压缩。

3.5K liangkangnan/tinyriscv

一个从零开始写的极简、非常易懂的RISC-V处理器核。

2.6K eda开发/基于QT开发的可视化FPGA-EDA软件

基于QT开发的可视化FPGA-EDA软件

47 kikiyu/chcore-lab-v2

上海交通大学 IPADS《现代操作系统：原理与实现》ChCore 课程实验 v2。实验分为Lab1-Lab5，分别位于相应的分支。实验说明文档位于docs目录下。

65 wilson_chen/HDLGen

HDLGen是一个HDL/RTL生成工具，支持在Verilog里内嵌Perl或Python script来帮助快速、高效地生成期望的设计，支持Perl或者Python的所有数据结构和语法，有若干内嵌函数来提高效率，也支持扩展API，支持自动Instance、自动信号生成、IPXACT、JSON、XML、模板等输入来减少手动工作、提高开发效率、降低出错几率，大大提高IP开发和SOC集成的效率